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Quartus II Version 11.0 Build 208 07/03/2011 Service Pack 1 SJ Web Edition
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; Table of Contents ;
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1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. Fitter Netlist Optimizations
6. Ignored Assignments
7. Incremental Compilation Preservation Summary
8. Incremental Compilation Partition Settings
9. Incremental Compilation Placement Preservation
10. Pin-Out File
11. Fitter Resource Usage Summary
12. Fitter Partition Statistics
13. Input Pins
14. Output Pins
15. Bidir Pins
16. I/O Bank Usage
17. All Package Pins
18. PLL Summary
19. PLL Usage
20. Output Pin Default Load For Reported TCO
21. Fitter Resource Utilization by Entity
22. Delay Chain Summary
23. Pad To Core Delay Chain Fanout
24. Control Signals
25. Global & Other Fast Signals
26. Non-Global High Fan-Out Signals
27. Fitter RAM Summary
28. Interconnect Usage Summary
29. LAB Logic Elements
30. LAB-wide Signals
31. LAB Signals Sourced
32. LAB Signals Sourced Out
33. LAB Distinct Inputs
34. Fitter Device Options
35. Fitter Messages
36. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2011 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+-----------------------------------------------------------------------+
; Fitter Summary ;
+-----------------------+-----------------------------------------------+
; Fitter Status ; Successful - Thu Apr 18 20:45:12 2024 ;
; Quartus II Version ; 11.0 Build 208 07/03/2011 SP 1 SJ Web Edition ;
; Revision Name ; emsx_top ;
; Top-level Entity Name ; emsx_top ;
; Family ; Cyclone ;
; Device ; EP1C12Q240C8 ;
; Timing Models ; Final ;
; Total logic elements ; 9,563 / 12,060 ( 79 % ) ;
; Total pins ; 171 / 173 ( 99 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 63,566 / 239,616 ( 27 % ) ;
; Total PLLs ; 1 / 2 ( 50 % ) ;
+-----------------------+-----------------------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+--------------------+--------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+--------------------+--------------------------------+
; Device ; EP1C12Q240C8 ; ;
; Maximum processors allowed for parallel compilation ; All ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Device I/O Standard ; LVTTL ; ;
; Optimize Hold Timing ; All Paths ; IO Paths and Minimum TPD Paths ;
; Optimize Multi-Corner Timing ; On ; Off ;
; Fitter Effort ; Standard Fit ; Auto Fit ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Use TimeQuest Timing Analyzer ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Slow Slew Rate ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Global Memory Control Signals ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
+----------------------------------------------------------------------------+--------------------+--------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 16 ;
; Maximum allowed ; 16 ;
; ; ;
; Average used ; 2.77 ;
; Maximum used ; 4 ;
; ; ;
; Usage by Processor ; % Time Used ;
; 1 processor ; 100.0% ;
; 2 processors ; 28.1% ;
; 3-4 processors ; 26.3% ;
; 5-16 processors ; 0.0% ;
+----------------------------+-------------+
+---------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Netlist Optimizations ;
+---------------------+-----------------+------------------+---------------------+-----------+----------------+------------------+------------------+-----------------------+
; Node ; Action ; Operation ; Reason ; Node Port ; Node Port Name ; Destination Node ; Destination Port ; Destination Port Name ;
+---------------------+-----------------+------------------+---------------------+-----------+----------------+------------------+------------------+-----------------------+
; SdrAdr[0] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[0] ; DATAIN ; ;
; SdrAdr[1] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[1] ; DATAIN ; ;
; SdrAdr[2] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[2] ; DATAIN ; ;
; SdrAdr[3] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[3] ; DATAIN ; ;
; SdrAdr[4] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[4] ; DATAIN ; ;
; SdrAdr[5] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[5] ; DATAIN ; ;
; SdrAdr[6] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[6] ; DATAIN ; ;
; SdrAdr[7] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[7] ; DATAIN ; ;
; SdrAdr[8] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[8] ; DATAIN ; ;
; SdrAdr[8]~SLOAD_MUX ; Created ; Register Packing ; Timing optimization ; COMBOUT ; ; ; ; ;
; SdrAdr[9] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[9] ; DATAIN ; ;
; SdrAdr[10] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[10] ; DATAIN ; ;
; SdrAdr[11] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemAdr[11] ; DATAIN ; ;
; SdrCmd[0] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemWe_n ; DATAIN ; ;
; SdrCmd[1] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemCas_n ; DATAIN ; ;
; SdrCmd[2] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemRas_n ; DATAIN ; ;
; SdrDat[0] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[0] ; DATAIN ; ;
; SdrDat[0]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[0] ; OE ; ;
; SdrDat[1] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[1] ; DATAIN ; ;
; SdrDat[1]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[1] ; OE ; ;
; SdrDat[2] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[2] ; DATAIN ; ;
; SdrDat[2]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[2] ; OE ; ;
; SdrDat[3] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[3] ; DATAIN ; ;
; SdrDat[3]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[3] ; OE ; ;
; SdrDat[4] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[4] ; DATAIN ; ;
; SdrDat[4]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[4] ; OE ; ;
; SdrDat[5] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[5] ; DATAIN ; ;
; SdrDat[5]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[5] ; OE ; ;
; SdrDat[6] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[6] ; DATAIN ; ;
; SdrDat[6]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[6] ; OE ; ;
; SdrDat[7] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[7] ; DATAIN ; ;
; SdrDat[7]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[7] ; OE ; ;
; SdrDat[8] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[8] ; DATAIN ; ;
; SdrDat[8]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[8] ; OE ; ;
; SdrDat[9] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[9] ; DATAIN ; ;
; SdrDat[9]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[9] ; OE ; ;
; SdrDat[10] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[10] ; DATAIN ; ;
; SdrDat[10]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[10] ; OE ; ;
; SdrDat[11] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[11] ; DATAIN ; ;
; SdrDat[11]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[11] ; OE ; ;
; SdrDat[12] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[12] ; DATAIN ; ;
; SdrDat[12]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[12] ; OE ; ;
; SdrDat[13] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[13] ; DATAIN ; ;
; SdrDat[13]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[13] ; OE ; ;
; SdrDat[14] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[14] ; DATAIN ; ;
; SdrDat[14]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[14] ; OE ; ;
; SdrDat[15] ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[15] ; DATAIN ; ;
; SdrDat[15]~en ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemDat[15] ; OE ; ;
; SdrLdq ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemLdq ; DATAIN ; ;
; SdrUdq ; Packed Register ; Register Packing ; Timing optimization ; REGOUT ; ; pMemUdq ; DATAIN ; ;
+---------------------+-----------------+------------------+---------------------+-----------+----------------+------------------+------------------+-----------------------+
+------------------------------------------------------------------------------------------------+
; Ignored Assignments ;
+------------------+----------------+--------------+------------+---------------+----------------+
; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ;
+------------------+----------------+--------------+------------+---------------+----------------+
; Current Strength ; emsx_top ; ; pUsbP1 ; 4MA ; QSF Assignment ;
+------------------+----------------+--------------+------------+---------------+----------------+
+----------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+------------------------+
; Type ; Value ;
+---------------------+------------------------+
; Placement (by node) ; ;
; -- Requested ; 0 / 9911 ( 0.00 % ) ;
; -- Achieved ; 0 / 9911 ( 0.00 % ) ;
; ; ;
; Routing (by net) ; ;
; -- Requested ; 0 / 0 ( 0.00 % ) ;
; -- Achieved ; 0 / 0 ( 0.00 % ) ;
+---------------------+------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
+------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
; Top ; 9908 ; 0 ; N/A ; Source File ;
; hard_block:auto_generated_inst ; 3 ; 0 ; N/A ; Source File ;
+--------------------------------+---------+-------------------+-------------------------+-------------------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in E:/Almacenaje/Mundo MSX/uMSX/Programas FPGA/uMSX_EdFJ_1_0/emsx_top.pin.
+---------------------------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+-----------------------------------------+
; Resource ; Usage ;
+---------------------------------------------+-----------------------------------------+
; Total logic elements ; 9,563 / 12,060 ( 79 % ) ;
; -- Combinational with no register ; 6308 ;
; -- Register only ; 988 ;
; -- Combinational with a register ; 2267 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 4842 ;
; -- 3 input functions ; 2273 ;
; -- 2 input functions ; 1289 ;
; -- 1 input functions ; 166 ;
; -- 0 input functions ; 5 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 8253 ;
; -- arithmetic mode ; 1310 ;
; -- qfbk mode ; 847 ;
; -- register cascade mode ; 0 ;
; -- synchronous clear/load mode ; 1713 ;
; -- asynchronous clear/load mode ; 1964 ;
; ; ;
; Total registers ; 3,304 / 12,567 ( 26 % ) ;
; Total LABs ; 1,077 / 1,206 ( 89 % ) ;
; Logic elements in carry chains ; 1457 ;
; User inserted logic elements ; 0 ;
; Virtual pins ; 0 ;
; I/O pins ; 171 / 173 ( 99 % ) ;
; -- Clock pins ; 2 / 2 ( 100 % ) ;
; Number of I/O registers ; 49 ;
; Global signals ; 6 ;
; M4Ks ; 32 / 52 ( 62 % ) ;
; Total memory bits ; 63,566 / 239,616 ( 27 % ) ;
; Total RAM block bits ; 147,456 / 239,616 ( 62 % ) ;
; PLLs ; 1 / 2 ( 50 % ) ;
; Global clocks ; 6 / 8 ( 75 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; ASMI Blocks ; 1 / 1 ( 100 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 29% / 28% / 30% ;
; Peak interconnect usage (total/H/V) ; 35% / 34% / 37% ;
; Maximum fan-out node ; PLL4X:U00|altpll:altpll_component|_clk0 ;
; Maximum fan-out ; 2930 ;
; Highest non-global fan-out signal ; T80a:U01|T80:u0|IR[1] ;
; Highest non-global fan-out ; 223 ;
; Total fan-out ; 39630 ;
; Average fan-out ; 4.06 ;
+---------------------------------------------+-----------------------------------------+
+-----------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+---------------------------------------------+----------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+---------------------------------------------+----------------------+--------------------------------+
; Difficulty Clustering Region ; Low ; Low ;
; ; ; ;
; Total logic elements ; 9563 ; 0 ;
; -- Combinational with no register ; 6308 ; 0 ;
; -- Register only ; 988 ; 0 ;
; -- Combinational with a register ; 2267 ; 0 ;
; ; ; ;
; Logic element usage by number of LUT inputs ; ; ;
; -- 4 input functions ; 0 ; 0 ;
; -- 3 input functions ; 0 ; 0 ;
; -- 2 input functions ; 0 ; 0 ;
; -- 1 input functions ; 0 ; 0 ;
; -- 0 input functions ; 0 ; 0 ;
; ; ; ;
; Logic elements by mode ; ; ;
; -- normal mode ; 0 ; 0 ;
; -- arithmetic mode ; 0 ; 0 ;
; -- qfbk mode ; 0 ; 0 ;
; -- register cascade mode ; 0 ; 0 ;
; -- synchronous clear/load mode ; 0 ; 0 ;
; -- asynchronous clear/load mode ; 0 ; 0 ;
; ; ; ;
; Total registers ; 3304 / 6030 ( 54 % ) ; 0 / 6030 ( 0 % ) ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 171 ; 0 ;
; DSP block 9-bit elements ; 0 ; 0 ;
; Total memory bits ; 63566 ; 0 ;
; Total RAM block bits ; 147456 ; 0 ;
; PLL ; 0 / 2 ( 0 % ) ; 1 / 2 ( 50 % ) ;
; M4K ; 32 / 52 ( 61 % ) ; 0 / 52 ( 0 % ) ;
; ASMI Block ; 1 / 1 ( 100 % ) ; 0 / 1 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 2930 ; 1 ;
; -- Registered Input Connections ; 2655 ; 0 ;
; -- Output Connections ; 1 ; 2930 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 40874 ; 2931 ;
; -- Registered Connections ; 19506 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 2931 ;
; -- hard_block:auto_generated_inst ; 2931 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 21 ; 1 ;
; -- Output Ports ; 47 ; 3 ;
; -- Bidir Ports ; 103 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+---------------------------------------------+----------------------+--------------------------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
; pClk21m ; 28 ; 1 ; 0 ; 15 ; 2 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; pDip[0] ; 53 ; 1 ; 0 ; 3 ; 0 ; 1 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pDip[1] ; 54 ; 1 ; 0 ; 3 ; 1 ; 1 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pDip[2] ; 55 ; 1 ; 0 ; 3 ; 2 ; 1 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pDip[3] ; 56 ; 1 ; 0 ; 2 ; 0 ; 2 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pDip[4] ; 57 ; 1 ; 0 ; 2 ; 1 ; 4 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pDip[5] ; 58 ; 1 ; 0 ; 2 ; 2 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pDip[6] ; 59 ; 1 ; 0 ; 1 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pDip[7] ; 60 ; 1 ; 0 ; 1 ; 1 ; 1 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pExtClk ; 29 ; 1 ; 0 ; 14 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; pIopRsv14 ; 17 ; 1 ; 0 ; 21 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pIopRsv15 ; 18 ; 1 ; 0 ; 21 ; 1 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pIopRsv16 ; 19 ; 1 ; 0 ; 21 ; 2 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pIopRsv17 ; 20 ; 1 ; 0 ; 20 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pIopRsv18 ; 21 ; 1 ; 0 ; 20 ; 1 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pIopRsv19 ; 23 ; 1 ; 0 ; 16 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pIopRsv20 ; 41 ; 1 ; 0 ; 7 ; 1 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pIopRsv21 ; 42 ; 1 ; 0 ; 6 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; Off ; User ;
; pSltClk ; 152 ; 3 ; 53 ; 15 ; 2 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; pSltRst_n ; 153 ; 3 ; 53 ; 15 ; 1 ; 1 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; Off ; User ;
; pUsbP1 ; 237 ; 2 ; 4 ; 27 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; Off ; User ;
+-----------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+----------------------+---------------------+
; pCpuClk ; 144 ; 3 ; 53 ; 12 ; 0 ; no ; no ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_SL[0] ; 105 ; 4 ; 44 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_SL[1] ; 106 ; 4 ; 44 ; 0 ; 0 ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_SL[2] ; 107 ; 4 ; 46 ; 0 ; 1 ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_SL[3] ; 108 ; 4 ; 46 ; 0 ; 0 ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_SL[4] ; 113 ; 4 ; 48 ; 0 ; 2 ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_SL[5] ; 114 ; 4 ; 48 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pLedPwr ; 240 ; 2 ; 2 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pLed[0] ; 43 ; 1 ; 0 ; 6 ; 1 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pLed[1] ; 44 ; 1 ; 0 ; 6 ; 2 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pLed[2] ; 45 ; 1 ; 0 ; 5 ; 0 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pLed[3] ; 46 ; 1 ; 0 ; 5 ; 1 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pLed[4] ; 47 ; 1 ; 0 ; 5 ; 2 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pLed[5] ; 48 ; 1 ; 0 ; 4 ; 0 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pLed[6] ; 49 ; 1 ; 0 ; 4 ; 1 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pLed[7] ; 50 ; 1 ; 0 ; 4 ; 2 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[0] ; 203 ; 2 ; 30 ; 27 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[10] ; 202 ; 2 ; 32 ; 27 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[11] ; 225 ; 2 ; 10 ; 27 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[12] ; 224 ; 2 ; 10 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[1] ; 206 ; 2 ; 28 ; 27 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[2] ; 207 ; 2 ; 28 ; 27 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[3] ; 208 ; 2 ; 26 ; 27 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[4] ; 235 ; 2 ; 6 ; 27 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[5] ; 234 ; 2 ; 6 ; 27 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[6] ; 233 ; 2 ; 6 ; 27 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[7] ; 228 ; 2 ; 8 ; 27 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[8] ; 227 ; 2 ; 8 ; 27 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemAdr[9] ; 226 ; 2 ; 10 ; 27 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemBa0 ; 200 ; 2 ; 32 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemBa1 ; 201 ; 2 ; 32 ; 27 ; 1 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemCas_n ; 195 ; 2 ; 44 ; 27 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemCke ; 39 ; 1 ; 0 ; 11 ; 1 ; no ; no ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemClk ; 38 ; 1 ; 0 ; 11 ; 0 ; no ; no ; no ; no ; yes ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemCs_n ; 197 ; 2 ; 42 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemLdq ; 193 ; 2 ; 46 ; 27 ; 0 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemRas_n ; 196 ; 2 ; 44 ; 27 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemUdq ; 223 ; 2 ; 12 ; 27 ; 2 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pMemWe_n ; 194 ; 2 ; 46 ; 27 ; 1 ; yes ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSd_Ck ; 63 ; 4 ; 4 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSd_Cm ; 64 ; 4 ; 4 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltBdir_n ; 133 ; 3 ; 53 ; 4 ; 0 ; no ; no ; no ; no ; yes ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pStrA ; 6 ; 1 ; 0 ; 24 ; 0 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pStrB ; 15 ; 1 ; 0 ; 22 ; 1 ; no ; no ; no ; no ; yes ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pUsbN1 ; 236 ; 2 ; 4 ; 27 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pVideoClk ; 76 ; 4 ; 10 ; 0 ; 1 ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pVideoDat ; 73 ; 4 ; 8 ; 0 ; 1 ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+----------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+----------------------+---------------------+
+--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Bidir Pins ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+----------------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Output Register ; Output Enable Register ; Power Up High ; Slow Slew Rate ; PCI I/O Enabled ; Open Drain ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+----------------------------+---------------------+
; pDac_SR[0] ; 115 ; 4 ; 48 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_SR[1] ; 116 ; 4 ; 50 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; pDac_SR[1]~en ; - ;
; pDac_SR[2] ; 117 ; 4 ; 50 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; pDac_SR[2]~en ; - ;
; pDac_SR[3] ; 118 ; 4 ; 50 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; pDac_SR[3]~en ; - ;
; pDac_SR[4] ; 119 ; 4 ; 52 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_SR[5] ; 120 ; 4 ; 52 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVCMOS ; 4mA ; Off ; User ; 10 pF ; pDac_SR[5]~en ; - ;
; pDac_VB[0] ; 77 ; 4 ; 10 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VB[1] ; 78 ; 4 ; 12 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VB[2] ; 79 ; 4 ; 12 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VB[3] ; 82 ; 4 ; 14 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VB[4] ; 83 ; 4 ; 14 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VB[5] ; 84 ; 4 ; 14 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VG[0] ; 85 ; 4 ; 16 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VG[1] ; 86 ; 4 ; 16 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VG[2] ; 87 ; 4 ; 16 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VG[3] ; 88 ; 4 ; 18 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VG[4] ; 93 ; 4 ; 26 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VG[5] ; 94 ; 4 ; 28 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VR[0] ; 95 ; 4 ; 28 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VR[1] ; 98 ; 4 ; 30 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VR[2] ; 99 ; 4 ; 32 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VR[3] ; 100 ; 4 ; 32 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VR[4] ; 101 ; 4 ; 32 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pDac_VR[5] ; 104 ; 4 ; 42 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pJoyA[0] ; 1 ; 1 ; 0 ; 26 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pJoyA[1] ; 3 ; 1 ; 0 ; 25 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pJoyA[2] ; 5 ; 1 ; 0 ; 25 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pJoyA[3] ; 7 ; 1 ; 0 ; 24 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pJoyA[4] ; 2 ; 1 ; 0 ; 26 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; psg:U30|joya[4]~en ; - ;
; pJoyA[5] ; 4 ; 1 ; 0 ; 25 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; psg:U30|joya[5]~en ; - ;
; pJoyB[0] ; 8 ; 1 ; 0 ; 24 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pJoyB[1] ; 12 ; 1 ; 0 ; 23 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pJoyB[2] ; 14 ; 1 ; 0 ; 22 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pJoyB[3] ; 16 ; 1 ; 0 ; 22 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pJoyB[4] ; 11 ; 1 ; 0 ; 23 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; psg:U30|joyb[4]~en ; - ;
; pJoyB[5] ; 13 ; 1 ; 0 ; 23 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; psg:U30|joyb[5]~en ; - ;
; pMemDat[0] ; 181 ; 2 ; 52 ; 27 ; 0 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[10] ; 218 ; 2 ; 14 ; 27 ; 1 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[11] ; 217 ; 2 ; 14 ; 27 ; 0 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[12] ; 216 ; 2 ; 16 ; 27 ; 2 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[13] ; 215 ; 2 ; 16 ; 27 ; 1 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[14] ; 214 ; 2 ; 16 ; 27 ; 0 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[15] ; 213 ; 2 ; 18 ; 27 ; 1 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[1] ; 182 ; 2 ; 52 ; 27 ; 1 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[2] ; 183 ; 2 ; 50 ; 27 ; 0 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[3] ; 184 ; 2 ; 50 ; 27 ; 1 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[4] ; 185 ; 2 ; 50 ; 27 ; 2 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[5] ; 186 ; 2 ; 48 ; 27 ; 0 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[6] ; 187 ; 2 ; 48 ; 27 ; 1 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[7] ; 188 ; 2 ; 48 ; 27 ; 2 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[8] ; 222 ; 2 ; 12 ; 27 ; 1 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pMemDat[9] ; 219 ; 2 ; 14 ; 27 ; 2 ; 2 ; 0 ; no ; no ; yes ; yes ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; SdrDat[15]~18 ; - ;
; pPs2Clk ; 68 ; 4 ; 6 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; eseps2:U06|ff_ps2_clk~en ; - ;
; pPs2Dat ; 67 ; 4 ; 6 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; eseps2:U06|ff_ps2_dat~en ; - ;
; pSd_Dt[0] ; 62 ; 4 ; 2 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSd_Dt[1] ; 61 ; 4 ; 2 ; 0 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSd_Dt[2] ; 66 ; 4 ; 6 ; 0 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSd_Dt[3] ; 65 ; 4 ; 4 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[0] ; 164 ; 3 ; 53 ; 21 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[10] ; 143 ; 3 ; 53 ; 12 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[11] ; 141 ; 3 ; 53 ; 7 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[12] ; 159 ; 3 ; 53 ; 20 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[13] ; 162 ; 3 ; 53 ; 21 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[14] ; 161 ; 3 ; 53 ; 20 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[15] ; 140 ; 3 ; 53 ; 7 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[1] ; 163 ; 3 ; 53 ; 21 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[2] ; 166 ; 3 ; 53 ; 22 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[3] ; 165 ; 3 ; 53 ; 22 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[4] ; 168 ; 3 ; 53 ; 23 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[5] ; 167 ; 3 ; 53 ; 22 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[6] ; 158 ; 3 ; 53 ; 19 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[7] ; 156 ; 3 ; 53 ; 16 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[8] ; 160 ; 3 ; 53 ; 20 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltAdr[9] ; 139 ; 3 ; 53 ; 6 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltCs12_n ; 124 ; 3 ; 53 ; 2 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltCs1_n ; 122 ; 3 ; 53 ; 1 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltCs2_n ; 123 ; 3 ; 53 ; 2 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltDat[0] ; 170 ; 3 ; 53 ; 23 ; 0 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; pSltDat[0]~18 ; - ;
; pSltDat[1] ; 169 ; 3 ; 53 ; 23 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; pSltDat[0]~18 ; - ;
; pSltDat[2] ; 174 ; 3 ; 53 ; 24 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; pSltDat[0]~18 ; - ;
; pSltDat[3] ; 173 ; 3 ; 53 ; 24 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; pSltDat[0]~18 ; - ;
; pSltDat[4] ; 176 ; 3 ; 53 ; 25 ; 2 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; pSltDat[0]~18 ; - ;
; pSltDat[5] ; 175 ; 3 ; 53 ; 24 ; 0 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; pSltDat[0]~18 ; - ;
; pSltDat[6] ; 178 ; 3 ; 53 ; 25 ; 0 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; pSltDat[0]~18 ; - ;
; pSltDat[7] ; 177 ; 3 ; 53 ; 25 ; 1 ; 3 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; pSltDat[0]~18 ; - ;
; pSltInt_n ; 131 ; 3 ; 53 ; 4 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; VDP:U20|INT_N~0 (inverted) ; - ;
; pSltIorq_n ; 134 ; 3 ; 53 ; 5 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltM1_n ; 132 ; 3 ; 53 ; 4 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltMerq_n ; 135 ; 3 ; 53 ; 5 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltRd_n ; 137 ; 3 ; 53 ; 6 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltRfsh_n ; 127 ; 3 ; 53 ; 3 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltRsv16 ; 138 ; 3 ; 53 ; 6 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltRsv5 ; 126 ; 3 ; 53 ; 3 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltSlts2_n ; 121 ; 3 ; 53 ; 1 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltSltsl_n ; 125 ; 3 ; 53 ; 2 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltSw1 ; 179 ; 3 ; 53 ; 26 ; 1 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltSw2 ; 180 ; 3 ; 53 ; 26 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltWait_n ; 128 ; 3 ; 53 ; 3 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; yes ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pSltWr_n ; 136 ; 3 ; 53 ; 5 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; yes ; no ; no ; On ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pUsbN2 ; 238 ; 2 ; 4 ; 27 ; 2 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pUsbP2 ; 239 ; 2 ; 2 ; 27 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; 4mA ; Off ; User ; 10 pF ; - ; - ;
; pVideoHS_n ; 75 ; 4 ; 10 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ; pVideoHS_n~en ; - ;
; pVideoVS_n ; 74 ; 4 ; 8 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; no ; no ; On ; 3.3-V LVTTL ; 24mA ; Off ; User ; 10 pF ; - ; - ;
+-------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+-----------------+------------------------+---------------+----------------+-----------------+------------+----------+--------------+--------------+------------------+-------------+----------------------+-------+----------------------------+---------------------+
+-------------------------------------------------------------+
; I/O Bank Usage ;
+----------+-------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+-------------------+---------------+--------------+
; 1 ; 44 / 44 ( 100 % ) ; 3.3V ; -- ;
; 2 ; 42 / 42 ( 100 % ) ; 3.3V ; -- ;
; 3 ; 45 / 45 ( 100 % ) ; 3.3V ; -- ;
; 4 ; 42 / 42 ( 100 % ) ; 3.3V ; -- ;
+----------+-------------------+---------------+--------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+-------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+-------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; 1 ; 0 ; 1 ; pJoyA[0] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 2 ; 1 ; 1 ; pJoyA[4] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 3 ; 2 ; 1 ; pJoyA[1] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 4 ; 3 ; 1 ; pJoyA[5] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 5 ; 4 ; 1 ; pJoyA[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 6 ; 5 ; 1 ; pStrA ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 7 ; 6 ; 1 ; pJoyA[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 8 ; 7 ; 1 ; pJoyB[0] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 10 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 11 ; 8 ; 1 ; pJoyB[4] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 12 ; 9 ; 1 ; pJoyB[1] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 13 ; 10 ; 1 ; pJoyB[5] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 14 ; 11 ; 1 ; pJoyB[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 15 ; 12 ; 1 ; pStrB ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 16 ; 13 ; 1 ; pJoyB[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 17 ; 14 ; 1 ; pIopRsv14 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 18 ; 15 ; 1 ; pIopRsv15 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 19 ; 16 ; 1 ; pIopRsv16 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 20 ; 17 ; 1 ; pIopRsv17 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 21 ; 18 ; 1 ; pIopRsv18 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 22 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 23 ; 28 ; 1 ; pIopRsv19 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 24 ; 29 ; 1 ; ~nCSO~ / RESERVED_INPUT ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 25 ; 30 ; 1 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ;
; 26 ; 31 ; 1 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ;
; 27 ; ; ; VCCA_PLL1 ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 28 ; 32 ; 1 ; pClk21m ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 29 ; 33 ; 1 ; pExtClk ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 30 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 31 ; ; ; GNDG_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ;
; 32 ; 34 ; 1 ; ^nCEO ; ; ; ; -- ; ; -- ; -- ;
; 33 ; 35 ; 1 ; ^nCE ; ; ; ; -- ; ; -- ; -- ;
; 34 ; 36 ; 1 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ;
; 35 ; 37 ; 1 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ;
; 36 ; 38 ; 1 ; ^DCLK ; bidir ; ; ; -- ; ; -- ; -- ;
; 37 ; 39 ; 1 ; ~ASDO~ / RESERVED_INPUT ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ;
; 38 ; 40 ; 1 ; pMemClk ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 39 ; 41 ; 1 ; pMemCke ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 40 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 41 ; 52 ; 1 ; pIopRsv20 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 42 ; 53 ; 1 ; pIopRsv21 ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 43 ; 54 ; 1 ; pLed[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 44 ; 55 ; 1 ; pLed[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 45 ; 56 ; 1 ; pLed[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 46 ; 57 ; 1 ; pLed[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 47 ; 58 ; 1 ; pLed[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 48 ; 59 ; 1 ; pLed[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 49 ; 60 ; 1 ; pLed[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 50 ; 61 ; 1 ; pLed[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 51 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 52 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 53 ; 62 ; 1 ; pDip[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 54 ; 63 ; 1 ; pDip[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 55 ; 64 ; 1 ; pDip[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 56 ; 65 ; 1 ; pDip[3] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 57 ; 66 ; 1 ; pDip[4] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 58 ; 67 ; 1 ; pDip[5] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 59 ; 68 ; 1 ; pDip[6] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 60 ; 69 ; 1 ; pDip[7] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 61 ; 70 ; 4 ; pSd_Dt[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 62 ; 71 ; 4 ; pSd_Dt[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 63 ; 72 ; 4 ; pSd_Ck ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 64 ; 73 ; 4 ; pSd_Cm ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 65 ; 74 ; 4 ; pSd_Dt[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 66 ; 75 ; 4 ; pSd_Dt[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 67 ; 76 ; 4 ; pPs2Dat ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 68 ; 77 ; 4 ; pPs2Clk ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 69 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 70 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 71 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 72 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 73 ; 78 ; 4 ; pVideoDat ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 74 ; 79 ; 4 ; pVideoVS_n ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 75 ; 80 ; 4 ; pVideoHS_n ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 76 ; 81 ; 4 ; pVideoClk ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 77 ; 82 ; 4 ; pDac_VB[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 78 ; 83 ; 4 ; pDac_VB[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 79 ; 84 ; 4 ; pDac_VB[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 80 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 81 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 82 ; 86 ; 4 ; pDac_VB[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 83 ; 87 ; 4 ; pDac_VB[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 84 ; 88 ; 4 ; pDac_VB[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 85 ; 89 ; 4 ; pDac_VG[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 86 ; 90 ; 4 ; pDac_VG[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 87 ; 91 ; 4 ; pDac_VG[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 88 ; 92 ; 4 ; pDac_VG[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 89 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 90 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 91 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 92 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 93 ; 100 ; 4 ; pDac_VG[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 94 ; 103 ; 4 ; pDac_VG[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 95 ; 104 ; 4 ; pDac_VR[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 96 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 97 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 98 ; 106 ; 4 ; pDac_VR[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 99 ; 107 ; 4 ; pDac_VR[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 100 ; 108 ; 4 ; pDac_VR[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 101 ; 109 ; 4 ; pDac_VR[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 102 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 103 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 104 ; 118 ; 4 ; pDac_VR[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 105 ; 119 ; 4 ; pDac_SL[0] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 106 ; 120 ; 4 ; pDac_SL[1] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 107 ; 121 ; 4 ; pDac_SL[2] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 108 ; 122 ; 4 ; pDac_SL[3] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 109 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 110 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 111 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 112 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 113 ; 123 ; 4 ; pDac_SL[4] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 114 ; 124 ; 4 ; pDac_SL[5] ; output ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 115 ; 125 ; 4 ; pDac_SR[0] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 116 ; 126 ; 4 ; pDac_SR[1] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 117 ; 127 ; 4 ; pDac_SR[2] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 118 ; 128 ; 4 ; pDac_SR[3] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 119 ; 129 ; 4 ; pDac_SR[4] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 120 ; 130 ; 4 ; pDac_SR[5] ; bidir ; 3.3-V LVCMOS ; ; Column I/O ; Y ; no ; Off ;
; 121 ; 131 ; 3 ; pSltSlts2_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 122 ; 132 ; 3 ; pSltCs1_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 123 ; 133 ; 3 ; pSltCs2_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 124 ; 134 ; 3 ; pSltCs12_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 125 ; 135 ; 3 ; pSltSltsl_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 126 ; 136 ; 3 ; pSltRsv5 ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 127 ; 137 ; 3 ; pSltRfsh_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 128 ; 138 ; 3 ; pSltWait_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 129 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 130 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 131 ; 139 ; 3 ; pSltInt_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 132 ; 140 ; 3 ; pSltM1_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 133 ; 141 ; 3 ; pSltBdir_n ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 134 ; 142 ; 3 ; pSltIorq_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 135 ; 143 ; 3 ; pSltMerq_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 136 ; 144 ; 3 ; pSltWr_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 137 ; 145 ; 3 ; pSltRd_n ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 138 ; 146 ; 3 ; pSltRsv16 ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 139 ; 147 ; 3 ; pSltAdr[9] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 140 ; 148 ; 3 ; pSltAdr[15] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 141 ; 149 ; 3 ; pSltAdr[11] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 142 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 143 ; 160 ; 3 ; pSltAdr[10] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 144 ; 161 ; 3 ; pCpuClk ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 145 ; 162 ; 3 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ;
; 146 ; 163 ; 3 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ;
; 147 ; 164 ; 3 ; #TCK ; input ; ; ; -- ; ; -- ; -- ;
; 148 ; 165 ; 3 ; #TMS ; input ; ; ; -- ; ; -- ; -- ;
; 149 ; 166 ; 3 ; #TDO ; output ; ; ; -- ; ; -- ; -- ;
; 150 ; ; ; GNDG_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 151 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ;
; 152 ; 167 ; 3 ; pSltClk ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 153 ; 168 ; 3 ; pSltRst_n ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 154 ; ; ; VCCA_PLL2 ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 155 ; 169 ; 3 ; #TDI ; input ; ; ; -- ; ; -- ; -- ;
; 156 ; 170 ; 3 ; pSltAdr[7] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 157 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 158 ; 180 ; 3 ; pSltAdr[6] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 159 ; 181 ; 3 ; pSltAdr[12] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 160 ; 182 ; 3 ; pSltAdr[8] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 161 ; 183 ; 3 ; pSltAdr[14] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 162 ; 184 ; 3 ; pSltAdr[13] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 163 ; 185 ; 3 ; pSltAdr[1] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 164 ; 186 ; 3 ; pSltAdr[0] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 165 ; 187 ; 3 ; pSltAdr[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 166 ; 188 ; 3 ; pSltAdr[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 167 ; 189 ; 3 ; pSltAdr[5] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 168 ; 190 ; 3 ; pSltAdr[4] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 169 ; 191 ; 3 ; pSltDat[1] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 170 ; 192 ; 3 ; pSltDat[0] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 171 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 172 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 173 ; 193 ; 3 ; pSltDat[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 174 ; 194 ; 3 ; pSltDat[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 175 ; 195 ; 3 ; pSltDat[5] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 176 ; 196 ; 3 ; pSltDat[4] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 177 ; 197 ; 3 ; pSltDat[7] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 178 ; 198 ; 3 ; pSltDat[6] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; On ;
; 179 ; 199 ; 3 ; pSltSw1 ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 180 ; 200 ; 3 ; pSltSw2 ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ;
; 181 ; 201 ; 2 ; pMemDat[0] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 182 ; 202 ; 2 ; pMemDat[1] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 183 ; 203 ; 2 ; pMemDat[2] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 184 ; 204 ; 2 ; pMemDat[3] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 185 ; 205 ; 2 ; pMemDat[4] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 186 ; 206 ; 2 ; pMemDat[5] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 187 ; 207 ; 2 ; pMemDat[6] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 188 ; 208 ; 2 ; pMemDat[7] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 189 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 190 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 191 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 192 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 193 ; 209 ; 2 ; pMemLdq ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 194 ; 210 ; 2 ; pMemWe_n ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 195 ; 211 ; 2 ; pMemCas_n ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 196 ; 212 ; 2 ; pMemRas_n ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 197 ; 213 ; 2 ; pMemCs_n ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 198 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 199 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 200 ; 222 ; 2 ; pMemBa0 ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 201 ; 223 ; 2 ; pMemBa1 ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 202 ; 224 ; 2 ; pMemAdr[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 203 ; 225 ; 2 ; pMemAdr[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 204 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 205 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 206 ; 227 ; 2 ; pMemAdr[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 207 ; 228 ; 2 ; pMemAdr[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 208 ; 231 ; 2 ; pMemAdr[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 209 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 210 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 211 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 212 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 213 ; 239 ; 2 ; pMemDat[15] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 214 ; 240 ; 2 ; pMemDat[14] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 215 ; 241 ; 2 ; pMemDat[13] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 216 ; 242 ; 2 ; pMemDat[12] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 217 ; 243 ; 2 ; pMemDat[11] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 218 ; 244 ; 2 ; pMemDat[10] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 219 ; 245 ; 2 ; pMemDat[9] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 220 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 221 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 222 ; 247 ; 2 ; pMemDat[8] ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 223 ; 248 ; 2 ; pMemUdq ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 224 ; 249 ; 2 ; pMemAdr[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 225 ; 250 ; 2 ; pMemAdr[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 226 ; 251 ; 2 ; pMemAdr[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 227 ; 252 ; 2 ; pMemAdr[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 228 ; 253 ; 2 ; pMemAdr[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 229 ; ; ; VCCINT ; power ; ; 1.5V ; -- ; ; -- ; -- ;
; 230 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 231 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; 232 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; 233 ; 254 ; 2 ; pMemAdr[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 234 ; 255 ; 2 ; pMemAdr[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 235 ; 256 ; 2 ; pMemAdr[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 236 ; 257 ; 2 ; pUsbN1 ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 237 ; 258 ; 2 ; pUsbP1 ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
; 238 ; 259 ; 2 ; pUsbN2 ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 239 ; 260 ; 2 ; pUsbP2 ; bidir ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ;
; 240 ; 261 ; 2 ; pLedPwr ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; On ;
+----------+------------+----------+-------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
Note: Pin directions (input, output or bidir) are based on device operating in user mode.
+-----------------------------------------------------------------------+
; PLL Summary ;
+-------------------------------+---------------------------------------+
; Name ; PLL4X:U00|altpll:altpll_component|pll ;
+-------------------------------+---------------------------------------+
; SDC pin name ; U00|altpll_component|pll ;
; PLL type ; - ;
; Scan chain ; None ;
; PLL mode ; Normal ;
; Feedback source ; -- ;
; Compensate clock ; clock1 ;
; Compensated input/output pins ; -- ;
; Switchover on loss of clock ; -- ;
; Switchover counter ; -- ;
; Primary clock ; -- ;
; Input frequency 0 ; 21.48 MHz ;
; Input frequency 1 ; -- ;
; Nominal PFD frequency ; 21.5 MHz ;
; Nominal VCO frequency ; 687.3 MHz ;
; Freq min lock ; 15.34 MHz ;
; Freq max lock ; 31.25 MHz ;
; Clock Offset ; 0 ps ;
; M VCO Tap ; 0 ;
; M Initial ; 1 ;
; M value ; 32 ;
; N value ; 1 ;
; M counter delay ; -- ;
; N counter delay ; -- ;
; M2 value ; -- ;
; N2 value ; -- ;
; SS counter ; -- ;
; Downspread ; -- ;
; Spread frequency ; -- ;
; enable0 counter ; -- ;
; enable1 counter ; -- ;
; Real time reconfigurable ; -- ;
; Scan chain MIF file ; -- ;
; Preserve PLL counter order ; Off ;
; PLL location ; PLL_1 ;
; Inclk0 signal ; pClk21m ;
; Inclk1 signal ; -- ;
; Inclk0 signal type ; Dedicated Pin ;
; Inclk1 signal type ; -- ;
+-------------------------------+---------------------------------------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; PLL Usage ;
+--------------------------------------------+-----------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+------------------------------------+
; Name ; Output Clock ; Mult ; Div ; Output Frequency ; Phase Shift ; Delay ; Duty Cycle ; Counter ; Counter Delay ; Counter Value ; High / Low ; Initial ; VCO Tap ; SDC Pin Name ;
+--------------------------------------------+-----------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+------------------------------------+
; PLL4X:U00|altpll:altpll_component|_clk0 ; clock0 ; 1 ; 1 ; 21.48 MHz ; 0 (0 ps) ; 0 ps ; 50/50 ; G1 ; -- ; 32 ; 16/16 Even ; 1 ; 0 ; U00|altpll_component|pll|clk[0] ;
; PLL4X:U00|altpll:altpll_component|_clk1 ; clock1 ; 4 ; 1 ; 85.92 MHz ; 0 (0 ps) ; 0 ps ; 50/50 ; G0 ; -- ; 8 ; 4/4 Even ; 1 ; 0 ; U00|altpll_component|pll|clk[1] ;
; PLL4X:U00|altpll:altpll_component|_extclk0 ; External clock0 ; 4 ; 1 ; 85.92 MHz ; 0 (0 ps) ; 0 ps ; 50/50 ; E0 ; -- ; 8 ; 4/4 Even ; 1 ; 0 ; U00|altpll_component|pll|extclk[0] ;
+--------------------------------------------+-----------------+------+-----+------------------+-------------+-------+------------+---------+---------------+---------------+------------+---------+---------+------------------------------------+
+------------------------------------------------------------------+
; Output Pin Default Load For Reported TCO ;
+---------------------+-------+------------------------------------+
; I/O Standard ; Load ; Termination Resistance ;
+---------------------+-------+------------------------------------+
; 3.3-V LVTTL ; 10 pF ; Not Available ;
; 3.3-V LVCMOS ; 10 pF ; Not Available ;
; 2.5 V ; 10 pF ; Not Available ;
; 1.8 V ; 10 pF ; Not Available ;
; 1.5 V ; 10 pF ; Not Available ;
; SSTL-3 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-3 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class I ; 30 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ;
; SSTL-2 Class II ; 30 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ;
; Differential SSTL-2 ; 10 pF ; (See SSTL-2) ;
; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ;
; LVDS ; 4 pF ; 100 Ohm (Differential) ;
; RSDS ; 10 pF ; 100 Ohm (Differential) ;
+---------------------+-------+------------------------------------+
Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables.
+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Resource Utilization by Entity ;
+----------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; Compilation Hierarchy Node ; Logic Cells ; LC Registers ; Memory Bits ; M4Ks ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Carry Chain LCs ; Packed LCs ; Full Hierarchy Name ; Library Name ;
+----------------------------------------------------+-------------+--------------+-------------+------+------+--------------+--------------+-------------------+------------------+-----------------+------------+---------------------------------------------------------------------------------------------------------------------------------------------+--------------+
; |emsx_top ; 9563 (948) ; 3255 ; 63566 ; 32 ; 171 ; 0 ; 6308 (577) ; 988 (81) ; 2267 (290) ; 1457 (121) ; 785 (69) ; |emsx_top ; ;
; |INTERPO:u_interpo| ; 152 (93) ; 45 ; 0 ; 0 ; 0 ; 0 ; 107 (48) ; 28 (28) ; 17 (17) ; 73 (48) ; 0 (0) ; |emsx_top|INTERPO:u_interpo ; ;
; |INTERPO_MUL:U_INTERPO_MUL| ; 59 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 59 (0) ; 0 (0) ; 0 (0) ; 25 (0) ; 0 (0) ; |emsx_top|INTERPO:u_interpo|INTERPO_MUL:U_INTERPO_MUL ; ;
; |lpm_mult:Mult0| ; 59 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 59 (0) ; 0 (0) ; 0 (0) ; 25 (0) ; 0 (0) ; |emsx_top|INTERPO:u_interpo|INTERPO_MUL:U_INTERPO_MUL|lpm_mult:Mult0 ; ;
; |mult_gos:auto_generated| ; 59 (59) ; 0 ; 0 ; 0 ; 0 ; 0 ; 59 (59) ; 0 (0) ; 0 (0) ; 25 (25) ; 0 (0) ; |emsx_top|INTERPO:u_interpo|INTERPO_MUL:U_INTERPO_MUL|lpm_mult:Mult0|mult_gos:auto_generated ; ;
; |LPF2:u_lpf2| ; 221 (221) ; 126 ; 0 ; 0 ; 0 ; 0 ; 95 (95) ; 112 (112) ; 14 (14) ; 109 (109) ; 0 (0) ; |emsx_top|LPF2:u_lpf2 ; ;
; |PLL4X:U00| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |emsx_top|PLL4X:U00 ; ;
; |altpll:altpll_component| ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |emsx_top|PLL4X:U00|altpll:altpll_component ; ;
; |T80a:U01| ; 2133 (28) ; 381 ; 128 ; 2 ; 0 ; 0 ; 1752 (11) ; 44 (0) ; 337 (17) ; 138 (0) ; 168 (0) ; |emsx_top|T80a:U01 ; ;
; |T80:u0| ; 2105 (827) ; 364 ; 128 ; 2 ; 0 ; 0 ; 1741 (615) ; 44 (44) ; 320 (168) ; 138 (103) ; 168 (38) ; |emsx_top|T80a:U01|T80:u0 ; ;
; |T80_ALU:alu| ; 528 (528) ; 0 ; 0 ; 0 ; 0 ; 0 ; 528 (528) ; 0 (0) ; 0 (0) ; 35 (35) ; 0 (0) ; |emsx_top|T80a:U01|T80:u0|T80_ALU:alu ; ;
; |T80_MCode:mcode| ; 534 (534) ; 0 ; 0 ; 0 ; 0 ; 0 ; 534 (534) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |emsx_top|T80a:U01|T80:u0|T80_MCode:mcode ; ;
; |T80_Reg:Regs| ; 216 (216) ; 152 ; 128 ; 2 ; 0 ; 0 ; 64 (64) ; 0 (0) ; 152 (152) ; 0 (0) ; 130 (130) ; |emsx_top|T80a:U01|T80:u0|T80_Reg:Regs ; ;
; |altsyncram:RegsH_rtl_0| ; 0 (0) ; 0 ; 64 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |emsx_top|T80a:U01|T80:u0|T80_Reg:Regs|altsyncram:RegsH_rtl_0 ; ;
; |altsyncram_iag1:auto_generated| ; 0 (0) ; 0 ; 64 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |emsx_top|T80a:U01|T80:u0|T80_Reg:Regs|altsyncram:RegsH_rtl_0|altsyncram_iag1:auto_generated ; ;
; |altsyncram:RegsL_rtl_0| ; 0 (0) ; 0 ; 64 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |emsx_top|T80a:U01|T80:u0|T80_Reg:Regs|altsyncram:RegsL_rtl_0 ; ;
; |altsyncram_iag1:auto_generated| ; 0 (0) ; 0 ; 64 ; 1 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; 0 (0) ; |emsx_top|T80a:U01|T80:u0|T80_Reg:Regs|altsyncram:RegsL_rtl_0|altsyncram_iag1:auto_generated ; ;
; |VDP:U20| ; 3010 (334) ; 1281 ; 25736 ; 13 ; 0 ; 0 ; 1729 (260) ; 397 (21) ; 884 (53) ; 444 (31) ; 325 (57) ; |emsx_top|VDP:U20 ; ;
; |VDP_COLORDEC:U_VDP_COLORDEC| ; 89 (89) ; 52 ; 0 ; 0 ; 0 ; 0 ; 37 (37) ; 12 (12) ; 40 (40) ; 0 (0) ; 10 (10) ; |emsx_top|VDP:U20|VDP_COLORDEC:U_VDP_COLORDEC ; ;
; |VDP_COMMAND:U_VDP_COMMAND| ; 602 (602) ; 180 ; 0 ; 0 ; 0 ; 0 ; 422 (422) ; 18 (18) ; 162 (162) ; 92 (92) ; 47 (47) ; |emsx_top|VDP:U20|VDP_COMMAND:U_VDP_COMMAND ; ;
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; |VDP_GRAPHIC4567:U_VDP_GRAPHIC4567| ; 248 (248) ; 153 ; 2048 ; 1 ; 0 ; 0 ; 95 (95) ; 74 (74) ; 79 (79) ; 73 (73) ; 38 (38) ; |emsx_top|VDP:U20|VDP_GRAPHIC4567:U_VDP_GRAPHIC4567 ; ;
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