add14n.aag

aag 295 42 2 1 251
2
4
6
8
10
12
14
16
18
20
22
24
26
28
30
32
34
36
38
40
42
44
46
48
50
52
54
56
58
60
62
64
66
68
70
72
74
76
78
80
82
84
86 1
88 591
90
90 88 86
92 58 31
94 59 30
96 95 93
98 58 30
100 97 3
102 96 2
104 103 101
106 61 33
108 106 98
110 60 33
112 110 99
114 113 109
116 61 32
118 116 99
120 119 114
122 60 32
124 122 98
126 125 120
128 127 5
130 126 4
132 131 129
134 98 60
136 98 32
138 137 135
140 138 123
142 63 35
144 142 141
146 62 35
148 146 140
150 149 145
152 63 34
154 152 140
156 155 150
158 62 34
160 158 141
162 161 156
164 163 7
166 162 6
168 167 165
170 141 62
172 141 34
174 173 171
176 174 159
178 65 37
180 178 177
182 64 37
184 182 176
186 185 181
188 65 36
190 188 176
192 191 186
194 64 36
196 194 177
198 197 192
200 199 9
202 198 8
204 203 201
206 177 64
208 177 36
210 209 207
212 210 195
214 67 39
216 214 213
218 66 39
220 218 212
222 221 217
224 67 38
226 224 212
228 227 222
230 66 38
232 230 213
234 233 228
236 235 11
238 234 10
240 239 237
242 213 66
244 213 38
246 245 243
248 246 231
250 69 41
252 250 249
254 68 41
256 254 248
258 257 253
260 69 40
262 260 248
264 263 258
266 68 40
268 266 249
270 269 264
272 271 13
274 270 12
276 275 273
278 249 68
280 249 40
282 281 279
284 282 267
286 71 43
288 286 285
290 70 43
292 290 284
294 293 289
296 71 42
298 296 284
300 299 294
302 70 42
304 302 285
306 305 300
308 307 15
310 306 14
312 311 309
314 285 70
316 285 42
318 317 315
320 318 303
322 73 45
324 322 321
326 72 45
328 326 320
330 329 325
332 73 44
334 332 320
336 335 330
338 72 44
340 338 321
342 341 336
344 343 17
346 342 16
348 347 345
350 321 72
352 321 44
354 353 351
356 354 339
358 75 47
360 358 357
362 74 47
364 362 356
366 365 361
368 75 46
370 368 356
372 371 366
374 74 46
376 374 357
378 377 372
380 379 19
382 378 18
384 383 381
386 357 74
388 357 46
390 389 387
392 390 375
394 77 49
396 394 393
398 76 49
400 398 392
402 401 397
404 77 48
406 404 392
408 407 402
410 76 48
412 410 393
414 413 408
416 415 21
418 414 20
420 419 417
422 393 76
424 393 48
426 425 423
428 426 411
430 79 51
432 430 429
434 78 51
436 434 428
438 437 433
440 79 50
442 440 428
444 443 438
446 78 50
448 446 429
450 449 444
452 451 23
454 450 22
456 455 453
458 429 78
460 429 50
462 461 459
464 462 447
466 81 53
468 466 465
470 80 53
472 470 464
474 473 469
476 81 52
478 476 464
480 479 474
482 80 52
484 482 465
486 485 480
488 487 25
490 486 24
492 491 489
494 465 80
496 465 52
498 497 495
500 498 483
502 83 55
504 502 501
506 82 55
508 506 500
510 509 505
512 83 54
514 512 500
516 515 510
518 82 54
520 518 501
522 521 516
524 523 27
526 522 26
528 527 525
530 501 82
532 501 54
534 533 531
536 534 519
538 85 57
540 538 537
542 84 57
544 542 536
546 545 541
548 85 56
550 548 536
552 551 546
554 84 56
556 554 537
558 557 552
560 559 29
562 558 28
564 563 561
566 132 104
568 566 168
570 568 204
572 570 240
574 572 276
576 574 312
578 576 348
580 578 384
582 580 420
584 582 456
586 584 492
588 586 528
590 588 564
i0 controllable_c<0>
i1 controllable_c<1>
i2 controllable_c<2>
i3 controllable_c<3>
i4 controllable_c<4>
i5 controllable_c<5>
i6 controllable_c<6>
i7 controllable_c<7>
i8 controllable_c<8>
i9 controllable_c<9>
i10 controllable_c<10>
i11 controllable_c<11>
i12 controllable_c<12>
i13 controllable_c<13>
i14 a<0>
i15 a<1>
i16 a<2>
i17 a<3>
i18 a<4>
i19 a<5>
i20 a<6>
i21 a<7>
i22 a<8>
i23 a<9>
i24 a<10>
i25 a<11>
i26 a<12>
i27 a<13>
i28 b<0>
i29 b<1>
i30 b<2>
i31 b<3>
i32 b<4>
i33 b<5>
i34 b<6>
i35 b<7>
i36 b<8>
i37 b<9>
i38 b<10>
i39 b<11>
i40 b<12>
i41 b<13>
l0 n87
l1 err_out
o0 err
c
bench
This file was written by ABC on Sat Aug 31 20:24:43 2013
For information about AIGER format, refer to http://fmv.jku.at/aiger
-------------------------------
This AIGER file has been created by the following sequence of commands:
> vl2mv add14.v   ---gives--> add14.mv
> abc -c "read_blif_mv add14.mv; write_aiger -s add14n.aig"   ---gives--> add14n.aig
> aigtoaig add14n.aig add14n.aag   ---gives--> add14n.aag (this file)
Content of add14.v:
// realizable
module bench(clk, a, b, controllable_c, err);
  input clk;
  input [13:0] a;
  input [13:0] b;
  input [13:0] controllable_c;
  output err;
  reg err;

  initial
  begin
    err = 1'b0;
  end

  always @ (posedge clk)
  begin
    if(controllable_c == a + b)
         err = 1'b0;
      else
         err = 1'b1;
   end
endmodule
-------------------------------