add16y.aag

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l0 n99
l1 err_out
o0 err
c
bench
This file was written by ABC on Sat Aug 31 20:24:34 2013
For information about AIGER format, refer to http://fmv.jku.at/aiger
-------------------------------
This AIGER file has been created by the following sequence of commands:
> vl2mv add16.v   ---gives--> add16.mv
> abc -c "read_blif_mv add16.mv; strash; refactor; rewrite; dfraig; rewrite; dfraig; write_aiger -s add16y.aig"   ---gives--> add16y.aig
> aigtoaig add16y.aig add16y.aag   ---gives--> add16y.aag (this file)
Content of add16.v:
// realizable
module bench(clk, a, b, controllable_c, err);
  input clk;
  input [15:0] a;
  input [15:0] b;
  input [15:0] controllable_c;
  output err;
  reg err;

  initial
  begin
    err = 1'b0;
  end

  always @ (posedge clk)
  begin
    if(controllable_c == a + b)
         err = 1'b0;
      else
         err = 1'b1;
   end
endmodule
-------------------------------