add20n.aag

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l1 err_out
o0 err
c
bench
This file was written by ABC on Sat Aug 31 20:24:36 2013
For information about AIGER format, refer to http://fmv.jku.at/aiger
-------------------------------
This AIGER file has been created by the following sequence of commands:
> vl2mv add20.v   ---gives--> add20.mv
> abc -c "read_blif_mv add20.mv; write_aiger -s add20n.aig"   ---gives--> add20n.aig
> aigtoaig add20n.aig add20n.aag   ---gives--> add20n.aag (this file)
Content of add20.v:
// realizable
module bench(clk, a, b, controllable_c, err);
  input clk;
  input [19:0] a;
  input [19:0] b;
  input [19:0] controllable_c;
  output err;
  reg err;

  initial
  begin
    err = 1'b0;
  end

  always @ (posedge clk)
  begin
    if(controllable_c == a + b)
         err = 1'b0;
      else
         err = 1'b1;
   end
endmodule
-------------------------------