CPU EM VERILOG ---- mux_adress(OK)

mux_ALU1 (OK)

mux_reg(OK)

mux_ALU2 (OK)

mux_A (OK)

mux_B (OK)

mux_extend(OK)

concat(OK)

shift_left26to28(OK)

mux_Hi(OK)

mux_Lo(OK)

sign_extend16(OK)

sign_extend_LT(OK)

shift_left2(OK)

mux_data(OK)

shift_left16to32(OK)

mux_shiftIn(OK)

mux_shamt(OK)

mux_memwrite(OK)

mux_pc(OK)

div (OK)

mult (OK)

ALU (OK)

CPU (OK-- falta unidade de controle)

ctrl_unit (xx)

load_size (OK)

store_size(OK)