GitHub - mleticiamn/Final_CPU_MIPS

Projeto de Infraestrutura de Hardware: implementação de um processador utilizando verilog.

Name		Name	Last commit message	Last commit date
Latest commit History 3 Commits
Componentes dados		Componentes dados
Integrantes.txt		Integrantes.txt
LoadSize.v		LoadSize.v
README.md		README.md
SS.v		SS.v
concat.v		concat.v
control.v		control.v
cpu.v		cpu.v
div.v		div.v
iord.v		iord.v
mem_to_reg.v		mem_to_reg.v
multi.v		multi.v
mux_HI.v		mux_HI.v
mux_LO.v		mux_LO.v
mux_aluSrcA.v		mux_aluSrcA.v
mux_aluSrcB.v		mux_aluSrcB.v
mux_pcSource.v		mux_pcSource.v
reg_destination.v		reg_destination.v
se8_32.v		se8_32.v
shiftLft2.v		shiftLft2.v
shift_amount.v		shift_amount.v
shift_src.v		shift_src.v
sign_Extend16.v		sign_Extend16.v
sign_extend1_32.v		sign_extend1_32.v
sign_extend_1.v		sign_extend_1.v

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